Alles mögliche zum Thema RAM-OC

Begriffserklärung

• Cas# Latency (tCL).
  Anzahl der Takte, die zwischen dem Speichercontroller vergehen, der das Speichermodul anweist, auf eine bestimmte Spalte in der aktuellen Zeile zuzugreifen, und den Daten aus dieser Spalte, die von den Ausgangspins des Moduls gelesen werden.
• RAS# to CAS# Delay (tRCD).
  Steuert die Anzahl der Takte, die zwischen einem Zeilenaktivierungsbefehl und einem Lese- oder Schreibbefehl für diese Zeile eingefügt werden.
  Neuere Chipsätze ermöglichen es, RAS# in CAS# Leseverzögerung(TRCDRD) und RAS# in CAS# Schreibverzögerung (TRCDWR) separat zu ändern
• RAS# Precharge (tRP).
  Steuert die Anzahl der Takte, die zwischen einem Zeilenvorladebefehl und einem Aktivierungsbefehl mit demselben Rang eingefügt werden.
• Activate to Precharge delay (tRAS).
  Anzahl der Takte zwischen einem aktiven Bankbefehl und der Ausgabe des Precharge-Befehls.
  Normalerweise ist tRAS = tCL + tRCD + 2.
• Row Cycle Time (tRC).
  Bestimmt die minimale Anzahl von Taktzyklen, die eine Speicherzeile benötigt, um einen vollständigen Zyklus abzuschließen, von der Zeilenaktivierung bis zum Vorladen der aktiven Zeile.
  Verwenden Sie für eine optimale Leistung den niedrigsten Wert, den Sie gemäß der Formel tRC = tRAS + tRP verwenden können.
  Beispiel: Wenn der tRAS Ihres Speichermoduls 32 Taktzyklen und der tRP 16 Taktzyklen beträgt, sollte die tRC 48 Taktzyklen betragen.
• Refresh to Activate Delay / Refresh Cycle Time (tRFC).
  Bestimmt die Anzahl der Takte, die von einem Aktualisierungsbefehl bis zum ersten Aktivierungsbefehl mit demselben Rang gemessen werden
• Command Rate / Command per Clock (1T/2T).
  Verzögerung zwischen der Auswahl eines Speicherchips und der Ausgabe des ersten aktiven Befehls.
  Es gibt viele Faktoren, die bestimmen, ob ein Speichersubsystem eine 1T-Befehlsrate tolerieren kann, einschließlich der Anzahl der Speicherbänke, der Anzahl der vorhandenen DIMMs und der Qualität der DIMMs.
• Performance Level / Read Delay (tRD).
  tRD ist die Anzahl der Speichertakte von DRAM "Chip Select assert" bis "Host Data Ready Assertion" auf dem FSB.
  Hoher Einfluss auf Leistung und Stabilität.
• Write Recovery Time (tWR).
  Es gibt die Verzögerung (in Taktzyklen) an, die nach Abschluss eines gültigen Schreibvorgangs vergehen muss, bevor eine aktive Bank vorgeladen werden kann.
• Write to Read Delay (tWTR).
  Gibt die Anzahl der Takte zwischen dem letzten gültigen Schreibvorgang und dem nächsten Lesebefehl für dieselbe interne Bank an
• Activate to Activate delay (tRRD).
  Die Anzahl der Takte zwischen zwei Zeilen wird in verschiedenen Bänken desselben Ranges aktiviert.
• Read to Precharge delay (tRTP).
  Anzahl der Takte, die zwischen einem Lesebefehl und einem Zeilenvorladebefehl mit demselben Rang eingefügt werden.
• Write-Read Command Spacing (tWR-RD).
  Dieses Feld bestimmt die Anzahl der Turn-Around-Takte auf dem Datenbus, die zwischen dem Schreibbefehl und einem nachfolgenden Lesebefehl auf verschiedene Ränge eingefügt werden müssen.
• Read-Write Command Spacing (tRD-WR).
  Dieses Feld bestimmt die Anzahl der Turn-Around-Takte auf dem Datenbus, die zwischen dem Lesebefehl und einem nachfolgenden Schreibbefehl auf verschiedene Ränge eingefügt werden müssen.
• Write-Write Command Spacing (tWR-WR).
  Dieses Feld steuert die Durchlaufzeit auf dem DQ-Bus für die WR-WR-Sequenz zu verschiedenen Rängen in einem Kanal.